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Rev 684 | Details | Compare with Previous | Last modification | View Log | RSS feed

Rev Author Line No. Line
4 lvd 1
-- ****
2
-- T80(b) core. In an effort to merge and maintain bug fixes ....
3
--
4
--
5
-- Ver 300 started tidyup
6
-- MikeJ March 2005
7
-- Latest version from www.fpgaarcade.com (original www.opencores.org)
8
--
9
-- ****
10
--
11
-- Z80 compatible microprocessor core
12
--
13
-- Version : 0242
14
--
15
-- Copyright (c) 2001-2002 Daniel Wallner (jesus@opencores.org)
16
--
17
-- All rights reserved
18
--
19
-- Redistribution and use in source and synthezised forms, with or without
20
-- modification, are permitted provided that the following conditions are met:
21
--
22
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23
-- this list of conditions and the following disclaimer.
24
--
25
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28
--
29
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32
--
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34
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41
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42
-- ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
43
-- POSSIBILITY OF SUCH DAMAGE.
44
--
45
-- Please report bugs to the author, but before you do so, please
46
-- make sure that this is not a derivative work and that
47
-- you have the latest version of this file.
48
--
49
-- The latest version of this file can be found at:
50
--      http://www.opencores.org/cvsweb.shtml/t80/
51
--
52
-- Limitations :
53
--
54
-- File history :
55
--
56
 
57
library IEEE;
58
use IEEE.std_logic_1164.all;
59
 
60
package T80_Pack is
61
 
62
        component T80
63
        generic(
64
                Mode : integer := 0;    -- 0 => Z80, 1 => Fast Z80, 2 => 8080, 3 => GB
65
                IOWait : integer := 0;  -- 1 => Single cycle I/O, 1 => Std I/O cycle
66
                Flag_C : integer := 0;
67
                Flag_N : integer := 1;
68
                Flag_P : integer := 2;
69
                Flag_X : integer := 3;
70
                Flag_H : integer := 4;
71
                Flag_Y : integer := 5;
72
                Flag_Z : integer := 6;
73
                Flag_S : integer := 7
74
        );
75
        port(
76
                RESET_n         : in std_logic;
77
                CLK_n           : in std_logic;
78
                CEN                     : in std_logic;
79
                WAIT_n          : in std_logic;
80
                INT_n           : in std_logic;
81
                NMI_n           : in std_logic;
82
                BUSRQ_n         : in std_logic;
83
                M1_n            : out std_logic;
84
                IORQ            : out std_logic;
85
                NoRead          : out std_logic;
86
                Write           : out std_logic;
87
                RFSH_n          : out std_logic;
88
                HALT_n          : out std_logic;
89
                BUSAK_n         : out std_logic;
90
                A                       : out std_logic_vector(15 downto 0);
91
                DInst           : in std_logic_vector(7 downto 0);
92
                DI                      : in std_logic_vector(7 downto 0);
93
                DO                      : out std_logic_vector(7 downto 0);
94
                MC                      : out std_logic_vector(2 downto 0);
95
                TS                      : out std_logic_vector(2 downto 0);
96
                IntCycle_n      : out std_logic;
97
                IntE            : out std_logic;
684 lvd 98
                Stop            : out std_logic;
99
                ResetPC         : in  std_logic_vector(15 downto 0);
100
                ResetSP         : in  std_logic_vector(15 downto 0)
4 lvd 101
        );
102
        end component;
103
 
104
        component T80_Reg
105
        port(
106
                Clk                     : in std_logic;
107
                CEN                     : in std_logic;
108
                WEH                     : in std_logic;
109
                WEL                     : in std_logic;
110
                AddrA           : in std_logic_vector(2 downto 0);
111
                AddrB           : in std_logic_vector(2 downto 0);
112
                AddrC           : in std_logic_vector(2 downto 0);
113
                DIH                     : in std_logic_vector(7 downto 0);
114
                DIL                     : in std_logic_vector(7 downto 0);
115
                DOAH            : out std_logic_vector(7 downto 0);
116
                DOAL            : out std_logic_vector(7 downto 0);
117
                DOBH            : out std_logic_vector(7 downto 0);
118
                DOBL            : out std_logic_vector(7 downto 0);
119
                DOCH            : out std_logic_vector(7 downto 0);
120
                DOCL            : out std_logic_vector(7 downto 0)
121
        );
122
        end component;
123
 
124
        component T80_MCode
125
        generic(
126
                Mode   : integer := 0;
127
                Flag_C : integer := 0;
128
                Flag_N : integer := 1;
129
                Flag_P : integer := 2;
130
                Flag_X : integer := 3;
131
                Flag_H : integer := 4;
132
                Flag_Y : integer := 5;
133
                Flag_Z : integer := 6;
134
                Flag_S : integer := 7
135
        );
136
        port(
137
                IR                      : in  std_logic_vector(7 downto 0);
138
                ISet                    : in  std_logic_vector(1 downto 0);
139
                MCycle                  : in  std_logic_vector(2 downto 0);
140
                F                       : in  std_logic_vector(7 downto 0);
141
                NMICycle                : in  std_logic;
142
                IntCycle                : in  std_logic;
143
                MCycles                 : out std_logic_vector(2 downto 0);
144
                TStates                 : out std_logic_vector(2 downto 0);
145
                Prefix                  : out std_logic_vector(1 downto 0); -- None,BC,ED,DD/FD
146
                Inc_PC                  : out std_logic;
147
                Inc_WZ                  : out std_logic;
148
                IncDec_16               : out std_logic_vector(3 downto 0); -- BC,DE,HL,SP   0 is inc
149
                Read_To_Reg             : out std_logic;
150
                Read_To_Acc             : out std_logic;
151
                Set_BusA_To             : out std_logic_vector(3 downto 0); -- B,C,D,E,H,L,DI/DB,A,SP(L),SP(M),0,F
152
                Set_BusB_To             : out std_logic_vector(3 downto 0); -- B,C,D,E,H,L,DI,A,SP(L),SP(M),1,F,PC(L),PC(M),0
153
                ALU_Op                  : out std_logic_vector(3 downto 0);
154
                        -- ADD, ADC, SUB, SBC, AND, XOR, OR, CP, ROT, BIT, SET, RES, DAA, RLD, RRD, None
155
                Save_ALU                : out std_logic;
156
                PreserveC               : out std_logic;
157
                Arith16                 : out std_logic;
158
                Set_Addr_To             : out std_logic_vector(2 downto 0); -- aNone,aXY,aIOA,aSP,aBC,aDE,aZI
159
                IORQ                    : out std_logic;
160
                Jump                    : out std_logic;
161
                JumpE                   : out std_logic;
162
                JumpXY                  : out std_logic;
163
                Call                    : out std_logic;
164
                RstP                    : out std_logic;
165
                LDZ                     : out std_logic;
166
                LDW                     : out std_logic;
167
                LDSPHL                  : out std_logic;
168
                Special_LD              : out std_logic_vector(2 downto 0); -- A,I;A,R;I,A;R,A;None
169
                ExchangeDH              : out std_logic;
170
                ExchangeRp              : out std_logic;
171
                ExchangeAF              : out std_logic;
172
                ExchangeRS              : out std_logic;
173
                I_DJNZ                  : out std_logic;
174
                I_CPL                   : out std_logic;
175
                I_CCF                   : out std_logic;
176
                I_SCF                   : out std_logic;
177
                I_RETN                  : out std_logic;
178
                I_BT                    : out std_logic;
179
                I_BC                    : out std_logic;
180
                I_BTR                   : out std_logic;
181
                I_RLD                   : out std_logic;
182
                I_RRD                   : out std_logic;
183
                I_INRC                  : out std_logic;
184
                SetDI                   : out std_logic;
185
                SetEI                   : out std_logic;
186
                IMode                   : out std_logic_vector(1 downto 0);
187
                Halt                    : out std_logic;
188
                NoRead                  : out std_logic;
189
                Write                   : out std_logic
190
        );
191
        end component;
192
 
193
        component T80_ALU
194
        generic(
195
                Mode   : integer := 0;
196
                Flag_C : integer := 0;
197
                Flag_N : integer := 1;
198
                Flag_P : integer := 2;
199
                Flag_X : integer := 3;
200
                Flag_H : integer := 4;
201
                Flag_Y : integer := 5;
202
                Flag_Z : integer := 6;
203
                Flag_S : integer := 7
204
        );
205
        port(
206
                Arith16         : in  std_logic;
207
                Z16             : in  std_logic;
208
                ALU_Op          : in  std_logic_vector(3 downto 0);
209
                IR              : in  std_logic_vector(5 downto 0);
210
                ISet            : in  std_logic_vector(1 downto 0);
211
                BusA            : in  std_logic_vector(7 downto 0);
212
                BusB            : in  std_logic_vector(7 downto 0);
213
                F_In            : in  std_logic_vector(7 downto 0);
214
                Q               : out std_logic_vector(7 downto 0);
215
                F_Out           : out std_logic_vector(7 downto 0)
216
        );
217
        end component;
218
 
219
end;