Subversion Repositories ngs

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-- T80(b) core. In an effort to merge and maintain bug fixes ....

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-- Ver 300 started tidyup

-- MikeJ March 2005

-- Latest version from www.fpgaarcade.com (original www.opencores.org)

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-- T80 Registers for Xilinx Select RAM

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-- Version : 0244

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-- Copyright (c) 2002 Daniel Wallner (jesus@opencores.org)

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-- All rights reserved

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--      http://www.opencores.org/cvsweb.shtml/t51/

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-- Limitations :

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-- File history :

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--      0242 : Initial release

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--      0244 : Removed UNISIM library and added componet declaration

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library IEEE;

use IEEE.std_logic_1164.all;

use IEEE.numeric_std.all;

entity T80_Reg is

        port(

                Clk                     : in std_logic;

                CEN                     : in std_logic;

                WEH                     : in std_logic;

                WEL                     : in std_logic;

                AddrA           : in std_logic_vector(2 downto 0);

                AddrB           : in std_logic_vector(2 downto 0);

                AddrC           : in std_logic_vector(2 downto 0);

                DIH                     : in std_logic_vector(7 downto 0);

                DIL                     : in std_logic_vector(7 downto 0);

                DOAH            : out std_logic_vector(7 downto 0);

                DOAL            : out std_logic_vector(7 downto 0);

                DOBH            : out std_logic_vector(7 downto 0);

                DOBL            : out std_logic_vector(7 downto 0);

                DOCH            : out std_logic_vector(7 downto 0);

                DOCL            : out std_logic_vector(7 downto 0)

        );

end T80_Reg;

architecture rtl of T80_Reg is

        component RAM16X1D

                port(

                        DPO         : out std_ulogic;

                        SPO         : out std_ulogic;

                        A0          : in std_ulogic;

                        A1          : in std_ulogic;

                        A2          : in std_ulogic;

                        A3          : in std_ulogic;

                        D           : in std_ulogic;

                        DPRA0       : in std_ulogic;

                        DPRA1       : in std_ulogic;

                        DPRA2       : in std_ulogic;

                        DPRA3       : in std_ulogic;

                        WCLK        : in std_ulogic;

                        WE          : in std_ulogic);

        end component;

        signal      ENH             : std_logic;

        signal      ENL             : std_logic;

begin

        ENH <= CEN and WEH;

        ENL <= CEN and WEL;

        bG1: for I in 0 to 7 generate

        begin

                Reg1H : RAM16X1D

                        port map(

                        DPO => DOBH(i),

                        SPO => DOAH(i),

                        A0 => AddrA(0),

                        A1 => AddrA(1),

                        A2 => AddrA(2),

                        A3 => '0',

                        D => DIH(i),

                        DPRA0 => AddrB(0),

                        DPRA1 => AddrB(1),

                        DPRA2 => AddrB(2),

                        DPRA3 => '0',

                        WCLK => Clk,

                        WE => ENH);

                Reg1L : RAM16X1D

                        port map(

                        DPO => DOBL(i),

                        SPO => DOAL(i),

                        A0 => AddrA(0),

                        A1 => AddrA(1),

                        A2 => AddrA(2),

                        A3 => '0',

                        D => DIL(i),

                        DPRA0 => AddrB(0),

                        DPRA1 => AddrB(1),

                        DPRA2 => AddrB(2),

                        DPRA3 => '0',

                        WCLK => Clk,

                        WE => ENL);

                Reg2H : RAM16X1D

                        port map(

                        DPO => DOCH(i),

                        SPO => open,

                        A0 => AddrA(0),

                        A1 => AddrA(1),

                        A2 => AddrA(2),

                        A3 => '0',

                        D => DIH(i),

                        DPRA0 => AddrC(0),

                        DPRA1 => AddrC(1),

                        DPRA2 => AddrC(2),

                        DPRA3 => '0',

                        WCLK => Clk,

                        WE => ENH);

                Reg2L : RAM16X1D

                        port map(

                        DPO => DOCL(i),

                        SPO => open,

                        A0 => AddrA(0),

                        A1 => AddrA(1),

                        A2 => AddrA(2),

                        A3 => '0',

                        D => DIL(i),

                        DPRA0 => AddrC(0),

                        DPRA1 => AddrC(1),

                        DPRA2 => AddrC(2),

                        DPRA3 => '0',

                        WCLK => Clk,

                        WE => ENL);

        end generate;

end;